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高k栅介质的小尺寸双栅GEOI MOSFET的电特性仿真和结构优化
白玉蓉, 徐静平, 刘璐, 范敏敏
摘要：利用TCAD二维器件模拟器研究了双栅GEOI MOSFET的主要结构和物理参数对器件性能的影响。 通过分析开态电流，关态电流，短沟道效应（SCE）和漏极诱导势垒降低（DIBL），确定锗（Ge）沟道厚度，掺杂浓度，栅氧化层厚度和介电常数的合理取值范围。 GEOI MOSFET的影响。 当沟道厚度和掺杂浓度分别为10-18 nm和(5–9) 1017 cm 3，栅介质的等效氧化层厚度和介电常数分别为0.8-1nm和15-30时， 可以实现小尺寸GEOI MOSFET：通态电流大于1475 A / m，断态电流小于0.1 A / m，SCE诱导的阈值电压漂移低于60 mV，以及DIBL感应 阈值电压漂移低于140 mV。
关键词：GEOI MOSFET; 高k栅极电介质; 短沟效应; 漏极引起的屏障降低效应
1.介绍
随着Si CMOS集成电路的迅速发展，MOS器件已经步入纳米级，逐渐接近其物理极限。短沟道效应（SCE）和漏极诱导势垒降低（DIBL）效应似乎是纳米级MOS器件进一步发展的严重制约因素。因此，有必要使用新材料和器件结构来提高器件的综合性能。绝缘体上锗（GEOI）MOS器件是近年来兴起的一种新型场效应器件。利用其独特的结构和GeOElig;2的高载流子迁移率，可以有效抑制闩锁效应，减少源漏漏电流，提高短沟道效应和热载流子来提高设备的电流驱动能力和抗辐射能力等。
到目前为止，已经有关于GEOI MOSFET模型的研究报道，包括开态电流模型，断态电流模型和阈值电压模型。然而，对它们的综合分析仍然缺乏，而且还没有一个有效的模型可以考虑由纳米尺度效应引起的器件的一些次要物理效应。本文采用TCAD二维器件模拟器对GEOI MOSFET的电学特性进行了系统分析，为器件结构/物理参数的优化和器件性能的提高提供了重要指导。
2.设备结构和模型
对于纳米级MOS器件，必须考虑量子效应对器件性能的影响。因此，在模拟中，水动力模型，量子效应模型并采用与载流子温度和浓度以及载流子散射有关的迁移率模型，其中包括SRH复合，俄歇复合和带间隧穿机制。由于Ge被用作沟道材料，因此也考虑了带宽变窄效应。在仿真中采用组合数值迭代法，即首先使用GUMMEL迭代法，如果计算不能收敛，则用牛顿迭代法代替 GUMMEL迭代法。该方法被证明适用于GEOI MOSFET的仿真。
在小尺寸器件中，由于一些非局部和非稳态物理过程，漂移扩散模型已经不适用。热载体效应和速度过冲效应等。流体动力学模型可以很好地模拟设备降尺度引起的一些新的物理效应。对于超深亚微米器件，栅极氧化层厚度已经减薄到几纳米，因此福勒 - 诺德海姆隧道近似不再可用于计算栅极漏电流，所以相反，量子隧穿效应具有要考虑。另外，由带间隧穿产生的穿过PN结的电流是断态泄漏电流的主要原因之一。因此，在模拟中，已经考虑了沟道掺杂浓度对器件电特性的影响，其中迁移率和涉及掺杂浓度的通道载流子的寿命包括OElig;9; 10bull;。
上述模型的有效性得到了比较证实，对于 Vds D 0:05 V，GEOI P MOSFET的仿真传输特性曲线与实验结果一致，在两者之间表现出很好的一致性，如图1所示。
图2是一个小型电子镇流器的结构示意图，具有高k栅介质的缩小双栅极GEOI MOSFET。栅氧化层为HfO2，介电常数为22，栅电极为TIN，功函数为4.6eV。等效氧化物厚度（EOT）范围从0.8到1.2 NM。沟道材料是厚度（TGE / 5-40nm，沟道长度（Lg / 50-100nm）和掺杂浓度（Nch /（5-11）1017cm 3）的p-Ge。源极和漏极区域为nC Ge，掺杂浓度为1times;1020 cm 3。
在模拟中，上述结构参数对阈值电压，短沟道效应（SCE），漏极感应势垒降低（DIBL）效应，开态电流（离子/断态电流（IOFF /和器件的其他电气特性进行了研究，其中SCE和DIBL效应通过相关阈值电压漂移进行评估：
bull;VT.SCE/ D VT.Lg D 100 nm) – VT.Lg D 50 bull;VT.DIBL/ D VT.Vds D 0.05 V) – VT.Vds D 0.7 V) 评估标准是OElig;12; 13bull;:
bull;VT.SCE/ lt; 60 MV, bull;VT.DIBL/ lt; 140 MV.
根据输出特性曲线，Ion和IOFF的确定如下：
Ion:栅源电流 VG D 0.6 V, VDS D 0.85 V;
IOFF: 栅源电流 at VG D 0 V, VDS D 0.85 V. 评估标准是hiOElig;14bull;:
Ion gt; 1475 A/ m, IOFF lt; 0.1 A/ m.
图1.比较GEOI PMOSFET对VDS D 0:05 V的仿真和实验传输特性。
图2.具有高k栅介质的小型双栅极GEOI MOSFET的结构示意图。
图3.（a）SG和DG的短通道效应和（b）DIBL效应GEOI MOSFET作为锗通道厚度的函数。
3.结果与讨论
3.1. 栅极结构对器件性能的影响
首先，比较单栅（SG）和双栅（DG）GEOI MOSFET的电气特性。 从图中可以看出。 如图3（a）和（b）所示，两种栅极结构器件的短沟道效应和DIBL效应随着锗沟道厚度的增加而增加（TGE /增加，对短沟道的抑制更为显着 效应和DIBL效应，这是因为当通道由顶部和底部栅极同时控制时，DG器件对导电通道表现出更强的控制能力，从而可以有效地与SG设备相比，防止漏极端子的电场线漏入源端。
图4是通态电流和截止态电流与DG和SG GEOI MOSFET的锗沟道厚度的变化。 显然，DG器件比SG器件具有更高的导通电流和更低的关态电流。 由于两个栅极之间的电荷耦合可以增强栅极对沟道的静态控制能力，因此可以推动器件的电流驱动能力。 另一方面，DG器件的强大门控能力导致其出色的亚阈值特性bull;，从而导致亚阈值漏电流较低，从而导致关态电流较低。
基于以上讨论，DG器件可以获得更高的驱动电流和更低的关态泄漏，并且与SG器件相比可以极大地抑制短沟道效应和DIBL效应。 因此，DG GEOI MOSFET的电气性能在以下仿真中进行了研究。
3.2.Ge沟道掺杂浓度和厚度对器件性能的影响
图5（a）显示了Ge沟道掺杂浓度和厚度对短沟道效应的影响。该随着TGE降低，VT.SCE /会降低。这是因为门和中心随着Ge通道厚度的减小，势能随之缩短，导致对通道的门控能力增强，有利于抑制短通道效应。对于全耗尽型器件，由于耗尽区的宽度有限，随着沟道掺杂浓度的增加，源/漏耗尽区的共享电荷将会减少，从而导致抑制短沟道效应。
图5（b）是由DIBL效应引起的阈值电压漂移与Ge沟道厚度和掺杂浓度的函数关系。可以清楚地看到，VT.DIBL /随着TGE的下降而折痕。这源于通过从漏极到源极的沟道的电场线随着Ge沟道变薄而减小，因此减弱了漏极 - 端子场对源极 - 端子场的影响。另一方面，沟道掺杂浓度越高，漏极附近的电场越强，使得更多的电场线将通过沟道到达源极端子，从而使其势垒减少，因此bull;VT.DIBL /增加。
图4.锗通道厚度为DG和SG器件（a）通态电流和（b）通态电流的变化
图5. Ge-channel掺杂浓度和厚度的影响（a）bull;VT.SCE /和（b）bull;VT.DIBL /。 虚线表示最大值下降bull;VT.SCE /和bull;VT.DIBL /。
在图6中描述了Ge-沟道掺杂浓度和厚度的导通态电流和截止态电流的变化。 随着TGe降低或掺杂浓度分别增加，导通电流减小。 对于薄Ge通道和高掺杂浓度，通道载流子的碰撞电离和散射增强，导致Ion的减少。 同样，关态电流也随着TGe的减小而减小，但随着掺杂浓度的降低，断态电流也显着增加。 这是因为带宽随着tGe的减小，带间隧穿电流减小，因此截止态电流降低了17。
当沟道掺杂浓度降低时，bull;VT.SCE /增加，亚阈值漏电流增加，导致Ioff增加。
从实际应用的角度来看，通态/关态电流应尽可能大/小，这与Ge通道厚度的通态电流和断态电流的变化趋势相反和掺杂浓度，如上所述。所以，他们之间的权衡必须得到考虑。根据以上给出的Ion和Ioff的要求，考虑到短沟道效应和DIBL效应，可以获得Ge沟道厚度和掺杂浓度的合理取值范围，如图7阴影部分所示，因此a在通态电流，断态电流，SCE和DIBL效应之间可以实现良好的折衷。例如，当tGe D 10-18nm和Nch D（5-9）1017cm 3时，我们可以得到Iongt; 1475A / m，Ioff lt;0.1A / m，·VT.SCE / lt;60mV， bull;VT.DIBL / lt;140 mV，满足小型GeOI MOSFET电气性能的要求。
图6.Ge-沟道掺杂浓度和厚度对（a）通态电流和（b）断态电流的影响。 虚线表示可接受的最小通态电流和最大断态电流。
3.3。栅介质的介电常数和等效厚度对器件性能的影响
图8显示了介电常数和栅极氧化层的EOT对短沟道效应和DIBL效应的影响。对于相同的介电常数，EOT越小，短沟道效应和DIBL效应越弱，并且对于相同的EOT，这两种效应随着介电常数的增加而变得严重。这是因为较小的EOT导致对沟道的较强的栅极控制能力，较小的物理厚度可削弱边缘场效应，使得源极和漏极端子处的耗尽电荷对沟道电荷的影响减弱并且通过沟道从漏极到源极的电场线也减少，从而漏极电势对源极电势的影响减弱。结果，短沟道效应和DIBL效应被抑制。对于相同的EOT，更大的介电常数意味着更大的物理厚度，这导致更强边缘效应，导致短波效应和DIBL效应增强。但是对于一个小EOT，增量这两种效应随着介电常数的增加而变小。因此，随着EOT的减少，可以适当地增加栅极的电容率，以提供更厚的栅极的双电来有效地抑制栅极泄漏。然而，值得注意的是，太大的介电常数会由于物理厚度的过度增加而引起不连续的边缘效应。
图9描述了介电常数和栅介质的EOT对通态电流和断态电流的影响。显然，对于相同的介电常数或EOT，EOT或介电常数越大，导通电流越大，但关态电流越小，因为较大的EOT（常数“ox /或更大”ox（恒定EOT）意味着栅极电介质的较大物理厚度，引起增强的边缘场效应，这将减小沟道表面电势并因此增加导通电流。相反，较小的EOT（恒定的“ox /或更小的”ox（恒定的EOT）栅极介质的物理厚度越小，栅极漏电流就越大，这是Vg D 0时输出电流的一部分，增加了截止态电流，当EOT D = 0.8nm和“ox这是因为在这种情况下，栅极电介质非常薄，并且其厚度的小的减小会导致栅极漏电流的急剧增加，因此，对于小于1nm的EOT，“ox不应该是太小，应该在15以上。但是，对于“牛更大40以上时，门极介质的物理厚度将随着“氧增加而显着增加，从而引起边缘场诱导阻挡层降低（FIBL）效应，因此Ioff增加。全面考虑 -
引起介电常数和EOT对VT.SCE /，VT.DIBL /，通态电流和断态电流的影响，“ox值为15-30，EOT为0.8-1 nm，适用于小GeOI MOS-L 6 50 nm的FET。 “氧化值为15-30的高介电常数电介质包括Y2O3，Ta2O5，HfO2，ZrO2，La2O3等，这些材料已被广泛研究用于高k栅介质MOS器件，尤其是HfO2（基于铪的氧化物已成功应用于45nm节点以下的Si CMOS技术中），不仅具有合适的k值，而且具有合适的带隙（5.8eV），并且具有与Si和Ge良好的热/化学稳定性。
图7.考虑到GeOI MOSFET的电特性折衷时，Ge沟道厚度与掺杂浓度之间的最佳关系。
图8.栅极氧化物的介电常数和EOT对（a）bull;VT.SCE /和（b）bull;VT.DIBL /。
图9.栅介质的介电常数和EOT对（a）通态电流和（b）截止态电流的影响。
4。结论
TCAD 2D器件模拟器详细分析了主要结构和物理参数对双栅GeOI MOSFET电性能的影响。仿真结果表明，双栅结构比单栅结构具有更好的电特性。通过综合分析Ge沟道厚度和掺杂浓度对通态电流，关态电流，短沟道效应和DIBL效应的影响，实现了这两个参数的优化范围，即沟道厚度为10 （5-9）1017 cm 3的掺杂浓度。对于栅极电介质的厚度和介电常数，也需要它们之间的合理组合，例如当EOT为0.8-1纳米时，栅极电介质的适合的每电极率应为15-
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