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数字锁相环的设计方法
茹济源,刘玉佳,薛伟
哈尔滨工程大学信息与通信工程学院，哈尔滨，150001，中国
哈尔滨工程大学信息与通信工程学院，哈尔滨，150001，中国
哈尔滨工程大学信息与通信工程学院，哈尔滨，150001，中国
523032396@qq.com, liu-yujia@hotmail.com, xuewei@hrbeu.edu.cn
关键词：锁相环;FPGA; 数字处理; 算法优化;相干解调
摘要：本设计提出了数字锁相环的设计方法，根据中心频率参数，环路滤波器带宽等。模块，鉴相器（PD），相位检测器环路滤波器（LF），电压控制振荡器（VCO）具有类似的行为模拟锁相环（APLL）通过拉普拉斯变换和双线性变换。 为了缺乏数控振荡器（NCO）IP核的QuartusII许可证的情况下，可以取而代之的是采用高精度三角变换设计的模块。 由于FPGA中的大量LE将被过滤器的乘数占用，优化算法利用加法运算和移位运算而不是乘法运算操作，这减少了系统上使用的资源。 设计结果被模拟和实现在FPGA开发板上，这证实了设计方法的可行性。
引言
锁相环广泛应用于电子，通信，测量和电子领域控制和自动控制。随着现代数字电路技术的发展，在通信方面和复杂信息处理的控制方法都可以随着微处理器和VLSI的广泛应用而实现。锁相环，作为一个在通信领域中重要的模块，具有数字电路的优点：可靠性好，价格低廉，体积小等特点。锁相环兼容数字电路，
具有更好的便携性。因此，人们更关注PLL的相位，所以它发展迅速。
随着数字设备的发展，数字锁相环被应用于信号处理，调制解调，弱信号检测，频率合成等。与传统的模拟锁相环相比，数字锁相环没有温度漂移的情况。 设计电路简单，同时，滤波器参数和数控振荡器源码由代码控制。很容易建立各种各样的高顺序环路PLL。
本文根据设计实例，设计了模拟锁相的参数循环。 模拟部分的数字处理是双线性变换。 并使用FPGA来模拟和实现它。
锁相环的基本理论
典型的锁相环系统由三个基本电路组成：相位检测器，环路滤波器和压控振荡器。 如图1所示。相位检测器检测阶段输入信号和反馈信号之间的偏差。 将输入信号与正弦信号相乘，由压控振荡器产生。 然后使用低通滤波器滤除射频分量，并获得输入信号和信号之间的相位差，由本地振荡器产生。 相位差用作控制信号，控制压控振荡器，通过校正网络控制网络并使用负极反馈机制来减少或消除输入信号和局部的相位偏差振荡器信号。
图1.典型的锁相环
数字锁相环通过A/D将模拟输入信号采样到FPGA中。在FPGA中，一个相位检测器，环路滤波器和一个数字控制振荡器模块，使其满足模拟滤波器的相同或相似的工作性能。
设计样本要求
设计一个理想的二阶环数字锁相环，载频是f0=10khz，最大调制角频率是
Omega;H=103pi;rad/s,K=400*2pi;rad/s,xi;=0.707。
根据设计要求，自然谐振频率是：
omega;n=Omega;H/2.06=50pi;rad/s （1）
点击环路滤波器的参数：
tau;1=K/omega;n2asymp;0.10053 （2）
tau;2=2xi;/omega;nasymp;0.009 （3）
根据上述参数，理想的二阶环路滤波器的参数值模拟器可以解决。
模拟设备的数字处理
理想的二阶环路可以无差错地跟踪相位阶跃信号和频率阶跃信号。 它的传递函数可以表示为：
F（s）=(1 stau;2)/stau;1 （4）
由于有源比例积分滤波器的低通特性，因此，通过使用双线性变换可以实现S域到Z域的转换。根据适当的采样周期，实现模拟部分的数字转换。
s=c*(1-z-1)/(1=z-1) （5）
将（5）代入（4），得到模拟域F（s）到数字的转换域F（z）：
F（z）=[（1 ctau;2）/ctau;1 (1-ctau;2)/ctau;1*z-1]/(1-z-1) （6）
将（6）转换为时间域：
y(n)=y(n-1) （1 ctau;2）/ctau;1*x(n) (1-ctau;2)/ctau;1*x(n-1) （7）
同时取系数c=2/T=2fsrsquo;=100khz,并可以获得ctau;1=10053,ctau;2=900。模拟相位数字处理的时域表达式获得锁相环滤波器：
y(n)=y(n-1) 901/10053*x(n) 899/10053*x(n-1) （8）
设计相位检测器的低通滤波器，通带频率为1kHz，截止频率频率是10kHz。 低复杂度和数字低通滤波器由MULTISIM工具设计。它是由两个相同的RC滤波网络获得。仿真参数为R =1kOmega;，C =0.1mu;F。
低通滤波器的传递函数：
H（s）=H1（s）*H2（s） （9）
在式（9）中，H1（s）=H2（s） =1/(1 stau;),tau;=RC=10-4。使用传递函数的数字处理，并通过双线性变换，我们得到：
H1（z）=[(1 z-1) /(1 ctau;)]/[1 (1-ctau;)/(1 ctau;)*z-1] （10）
在式（10）中，c=2/T=1MHz,ctau;=200,时间域：
y1（n）=199/201*y1（n-1） 1/201*[x（n） x（n-1）] （11）
通过式（11），获得IIR滤波器。 IIR滤波器可以通过乘法器和分频器来实现在FPGA中。 这两款器件需要消耗大量FPGA的LE资源。运用具体的采样频率可以将乘法和除法转换为移位和加法减法。 这可以节省大量的系统资源。
对于整形为数字时域公式：
y（n）=（a-1）/（a 1）*y（n-1） 1/（a 1）*[x（n） x（n-1）] （12）
选择适当的“a”来作出a 1 = 2^N，其中N是一个整数。上述类型可以写为：
2N*y（n）=2N*y（n-1） x（n） x（n-1）-2y（n-1） （13）
当c=2/T=1.275MHz，ctau;=a=255，得到：
28*y（n）=28*y（n-1） x（n)*x（n-1）-2y（n-1） （14）
根据式（14），IIR滤波器从乘法和除法运算转换成移位和加减运算。这节省了大量的系统资源。然后，将低通滤波器模块级联以获得满足要求的低通滤波器FPGA。
FPGA模块FPGA的参数设计
数字化时模拟PLL的压控振荡器变成数控振荡器。我们可以在Quartus II中使用自己的数字控制振荡器IP内核。FPGA的系统时钟是为80MHz。由自由振荡频率产生的正弦信号是10KHz。使用32点采样，那么每个阶段的平均值需要250个系统时钟周期。如果K=400Hz，那么NCO的取值范围为[-10,10]。由于NCO引起的可调频率间隔较大循环的不稳定性。应该减少NCO的可调频率间隔。设计使用了中心频率omega;0和可控频率偏移频率△omega;。带有omega;0 △omega;的正弦信号频率可以由以下方法产生：
cos[（omega;0 △omega;）t]=cos（omega;0t）*cos（△omega;t）-sin（omega;0t）*sin（△omega;t） （15）
在式中，omega;0=20000pi;rad/s,-800pi;＜△omega;＜800pi;。图2是NCO的结构图，通过精确控制偏移量可以获得每个频点的稳定输出频率。
图2 NCO在FPGA中的设计方案
正弦波输出数据是8比特数据，价值范围是[-127,127]。后期混合输出范围是[-16129,16129],数据改入一个低通滤波器是[-8064,8064]。环路滤波器的AC增益是tau;2/tau;1=900/10053，环路滤波器的输出范围是[-722,722]。对环路滤波器的输出进行线性调整，使其映射到NCO输入。
系统测试和验证
该设计采用cyclone IV ALERA系列FPGA芯片来实现。设计软件开发的是公司的QuartusⅡ11。输入10.050kHz信号，中心频率的偏差是50Hz。用信号点击截距测试状态。图3是通过以上方法准备的数字锁相环的合成结果。
图3数字锁相环的测试结果
在图3中，Li是载波信号而dout是NCO的跟踪输出信号。由图可见，NCO可以很好地锁住相位和输入信号的频率。
结论
在本论文中，根据设计要求设计锁相环的模拟参数。使用双线性变换达到从s域变换到z域。本设计使用了Verilog编程语言。采用cyclone IV ALERA系列FPGA芯片来实现。通过信号点击工具来验证，结果显示系统满足条件。模拟锁相环在FPGA中变成数字化过程。它拥有便携，尺寸小，可靠性高，方便维护和升级等优点，并增强了系统的可靠性和稳定性。
参考文献
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