Chapter 1
Introduction and Quick Start
This chapter provides a brief overview of the Xilinx 7 series FPGAs XADC functionality. The XADC is available in all Artixreg;-7, Kintexreg;-7, Virtexreg;-7, and Zynqreg;-7000 All Programmable So C (AP So C) devices.
The XADC is the basic building block that enables analog mixed signal (AMS) functionality which is new to 7 series FPGAs. By combining high quality analog blocks with the flexibility of programmable logic, it is possible to craft customized analog interfaces for a wide range of applications. See www.xilinx.com/ams for more information.
This chapter contains only key information to allow a basic understanding of the XADC block. With this introduction, you can learn the pinout requirements and determine how to instantiate basic functionality in their designs. Subsequent chapters provide more detailed descriptions of the XADC functionality.
XADC Overview
The XADC includes a dual 12-bit, 1 Mega sample per second (MSPS) ADC and on-chip sensors. The ADCs and sensors are fully tested and specified (see the respective 7 series FPGAs data sheet). The ADCs provide a general-purpose, high-precision analog interface for a range of applications. Figure 1-1 shows a block diagram of the XADC. The dual ADCs support a range of operating modes, for example, externally triggered and simultaneous sampling on both ADCs (see Chapter 4, XADC Operating Modes) and various analog input signal types, for example, unipolar and differential (see Chapter 2, Analog-to-Digital Converter). The ADCs can access up to 17 external analog input channels.
Figure 1-1: XADC Block Diagram
Notes relevant to Figure 1-1:
1. Zynq-7000 All Programmable So C devices only.
The XADC also includes several on-chip sensors that support measurement of the on-chip power supply voltages and die temperature. The ADC conversion data is stored in dedicated registers called status registers. These registers are accessible through the FPGA interconnect using a 16-bit synchronous read and write port called the dynamic reconfiguration port (DRP). ADC conversion data is also accessible through the JTAG TAP, either before (pre-configuration) or after configuration. For JTAG TAP, users are not required to instantiate the XADC because it is a dedicated interface that uses the existing FPGA JTAG infrastructure. As discussed later, if the XADC is not instantiated in a design, the device operates in a predefined mode (called default mode) that monitors on-chip temperature and supply voltages.XADC operation is user defined by writing to the control registers using either the DRP or JTAG interface. It is also possible to initialize these register contents when the XADC is instantiated in a design using the block attributes.
Differences between Virtex-5 and Virtex-6 System Monitors
For Virtexreg;-5 and Virtexreg;-6 FPGA System Monitor users, the XADC functionality is fully backward compatible with legacy System Monitor designs. The XADC functionality and interface are familiar to those who have previously designed with the System Monitor. System Monitor designs are automatically retargeted to the XADC site by the software tools.
However, the XADC block in 7 series FPGAs contains a large number of new features and enhancements detailed in subsequent chapters. The new functionality is enabled by initializing previously undefined status registers and bit locations. Old System Monitordesigns that did not initialize these new registers or bit locations behave exactly the same way as before.
XADC Pinout Requirements
Dedicated Package Pins
All XADC dedicated pins are located in bank 0 and thus have the _0 suffix in the package file names. Figure 1-2 shows the basic pinout requirements for the XADC. There are two recommended configurations. On the left, the XADC is powered from VCCAUX (1.8V) and uses an external 1.25V reference source. The external reference delivers the best performance in terms of accuracy and thermal drift. A ferrite bead is used to isolate the ground reference for the analog circuits and system ground. An additional low-pass filter for VCCAUX supply will similarly improve the ADC performance. See Chapter 6, Application Guidelines for more information. Shared or common ground impedance is the most common way to introduce unwanted noise into analog circuits.
Figure 1-2: XADC Pinout Requirements
It is also possible to use an on-chip reference for the ADCs. To enable the on-chip reference source, the VREFP pin must be connected to ground as shown on the right of Figure 1-2. Where only basic on-chip thermal and supply monitoring is required, using the on-chip reference provides good performance. Users should consult the respective data sheet to see the accuracy specifications when using the external and on-chip reference sources. Table 1-1 lists the pins associated with the XADC and the recommended connectivity.
Note: It is also important to place the 100 n F decoupling capacitors as close as possible to the package balls to minimize inductance between the decoupling and package balls.
External Analog Inputs
Apart from a single dedicated analog input pair (VP/VN), the external analog inputs use dual-purpose I/O. These FPGA digital I/Os are individually nominated as analog inputs when the XADC is instantiated in a design. This document refers to these analog inputs as auxiliary analog inputs. A maximum of 16 auxiliary analog inputs are available. The auxiliary analog inputs are enabled by connecting the analog inputs on the XADC primitive to the top level of the design. When enabled as analog inputs, these package balls are unavailable as digital I/Os. It is also possible to enable the auxiliary analog inputs preconfiguration (for example, for PCB diagnostics) through the JTAG TAP (see JTAG DRP Commands for more information.)
All analog input channels are differential and require tw
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第1章
简介和快速入门
本章简要概述了Xilinx 7系列FPGA XADC功能。 XADC可用于所有Artixreg;7，Kintexreg;-7，Virtexreg;-7和Zynqreg;-7000全可编程SoC（AP So C）设备。
XADC是启用7系列FPGA新功能的模拟混合信号（AMS）功能的基本构建块。通过将高品质模拟模块与可编程逻辑的灵活性相结合，可以为各种应用制作定制的模拟接口。有关更多信息，请访问www.xilinx.com/ams。
本章仅包含可以对XADC块进行基本了解的关键信息。 通过此介绍，您可以了解引脚排列要求，并确定如何在设计中实例化基本功能。 后续章节提供了对XADC功能的更详细的描述。
XADC概述
XADC包括双12位，每秒1兆采样（MSPS）ADC和片上传感器。 ADC和传感器经过完全测试和指定（参见相应的7系列FPGA数据手册）。 ADC为各种应用提供了通用的高精度模拟接口。 XADC的框图如图1-1所示。 双ADC支持一系列操作模式，例如两个ADC（见第4章，XADC操作模式）的外部触发和同时采样以及各种模拟输入信号类型，例如单极和差分（参见第2章Analog- 数字转换器）。 ADC最多可以访问17个外部模拟输入通道。
图1-1：XADC框图
与图1-1有关的注意事项：
Zynq-7000所有可编程So C设备。
XADC还包括几个片上传感器，可支持片上电源电压和管芯温度的测量。 ADC转换数据存储在名为状态寄存器的专用寄存器中。这些寄存器可以通过使用称为动态重配置端口（DRP）的16位同步读写端口的FPGA互连进行访问。 ADC转换数据也可以在（预配置）之前或配置之后通过JTAG TAP访问。对于JTAG TAP，用户不需要实例化XADC，因为它是使用现有FPGA JTAG基础架构的专用接口。如后所述，如果在设计中未实例化XADC，器件将以预定义的模式（称为默认模式）运行，该模式监视片上温度和电源电压.XADC操作是由用户通过使用DRP或JTAG接口定义的。当使用块属性在设计中实例化XADC时，也可以初始化这些寄存器内容。
Virtex-5和Virtex-6系统监视器之间的差异
对于Virtexreg;-5和Virtexreg;-6 FPGA系统监视器用户，XADC功能与传统的系统监视器设计完全向后兼容。 XADC功能和界面对于以前使用系统监视器进行设计的人员都很熟悉。 系统监视器设计由软件工具自动重定向到XADC站点。
然而，7系列FPGA中的XADC模块包含大量后续章节中详细介绍的新功能和增强功能。 通过初始化先前未定义的状态寄存器和位位置来启用新功能。 旧系统Monitordesign没有初始化这些新的寄存器或位位置的行为与以前完全相同。
XADC引脚要求
专用封装引脚
所有XADC专用引脚位于存储区0中，因此在包文件名中具有_0后缀。 图1-2显示了XADC的基本引脚分配要求。有两个推荐的配置。 在左侧，XADC由VCCAUX（1.8V）供电，并使用外部1.25V参考源。外部参考在精度和热漂移方面提供最佳性能。 铁氧体磁珠用于隔离模拟电路和系统接地的接地参考电压。 用于VCCAUX电源的附加低通滤波器将同样提高ADC性能。 有关详细信息，请参阅第6章“应用指南”。 共模或公共接地阻抗是将不需要的噪声引入模拟电路的最常见方式。
图1-2：XADC引脚分配要求
也可以为ADC使用片内基准电压源。 要使能片上参考源，必须将VREFP引脚连接到地，如图1-2所示。 在仅需要基本的片上热和电源监控的情况下，使用片上参考提供了良好的性能。 使用外部和片上参考源时，用户应参考相应的数据手册以查看精度规格。 表1-1列出了与XADC相关的引脚和推荐的连接。
注意：将100 n F去耦电容尽可能靠近封装球也很重要，以减少去耦和封装球之间的电感。
外部模拟输入
除了单个专用模拟输入对（VP / VN），外部模拟输入使用两用I / O。当XADC在设计中实例化时，这些FPGA数字I / O被单独指定为模拟输入。本文件将这些模拟输入称为辅助模拟输入。最多可提供16个辅助模拟输入。通过将XADC原语上的模拟输入连接到设计的顶层，启用辅助模拟输入。当使能为模拟输入时，这些封装球不可用作数字I / O。还可以通过JTAG TAP启用辅助模拟输入预配置（例如，用于PCB诊断）（有关更多信息，请参见JTAG DRP命令）。
所有模拟输入通道都是差分的，需要两个包装球。通常，辅助模拟输入在bank 15和35上均匀分配。然而，用户应查看UG475,7系列FPGA封装和引脚分布产品规格用户指南[参考文献2]中针对特定器件和封装组合的引脚信息。模拟能力的I / O在软件包文件中的I / O名称上具有ADx P或ADx N后缀。例如，辅助模拟输入通道8具有以AD8P和AD8N结尾的相关封装球名。有关详细信息，请参阅UG475,7系列FPGA封装和引脚排列产品规格用户指南[参考文献2]。辅助模拟输入具有固定的包装球分配，不能移动。
与ISE工具相比，Vivadoreg;工具中的辅助模拟输入支持不同。辅助模拟输入在ISE工具中不需要任何用户指定的限制或引脚位置。 ISE外部辅助输入不需要将I / O标准设置添加到您的约束文件（UCF）或Plan Aheadtrade;设计工具中。在Vivado设计工具中，必须将辅助模拟输入分配给相关的引脚位置。此外，必须选择与银行兼容的IOSTANDARD。 IOSTANDARD不影响输入编程。
辅助模拟输入必须连接到设计的顶层。
注意：Kintex-7设备不支持辅助通道6,7,13,14和15。 某些Virtex-7，Artix-7和Zynq-7000所有可编程SoC设备封装选项中也可能不支持某些辅助模拟通道。 用户应该查看该设备的软件包文件。
实例化XADC
如前所述，在设计中不需要实例化XADC来访问片上监控功能。 然而，如果在设计中未实例化XADC，则访问此信息的唯一方法是通过JTAG测试访问端口（TAP）。 为了允许从FPGA逻辑访问状态寄存器（测量结果），XADC必须被实例化。 这些小节简要介绍了XADC原语（端口和属性）。
XADC属性
图1-1中的框图显示了定义XADC操作的控制寄存器。控制寄存器是一组32个16位寄存器。如上所述，这些寄存器可以通过DRP或JTAG端口进行读写。在配置FPGA期间，也可以初始化这些寄存器的内容。这使得XADC在配置完成后能够以用户定义的模式开始运行。与XADC原语相关联的32个属性允许用户初始化这些寄存器。 XADC原语还具有称为SIM_MONITOR_FILE的属性，指向模拟刺激文件。需要此属性来支持模拟。该属性指向包含模拟信息（例如温度和电压）的文本文件的路径和文件名。 UNISIM和SIMPRIM模型在模拟期间使用此文本文件。这是模拟信号可以引入XADC仿真的唯一途径。有关更多信息，请参阅XADC软件支持，第82页。
示例实例化
实例化XADC涉及将所需的I / O（包括模拟输入）连接到设计，并可选择地初始化控制寄存器，以便在配置后定义XADC操作。 或者，用户可以在设备配置后通过DRP写入控制寄存器。 DRP读写操作的时序图如图5-3所示。
注意：读/写操作在DRDY信号变为活动状态之前无效或完成。本小节提供了使用Verilog的XADC实例化的简要示例。 首先，控制寄存器被初始化，然后所需的XADC I / O连接到设计。 该软件正确关联了原始的未连接的I / O。本设计假设外部50 MHz时钟用于DCLK，XADC配置为监视温度，电源电压，并在超过安全限值时激活报警。 本示例在XADC软件支持（第82页）中有详细介绍。
第2章
模数转换器
XADC模块包含两个12位，1 MSPS ADC。 这些ADC可用于外部模拟输入和片上传感器。 几种预定义的操作模式可用于涵盖这些ADC的最典型用例。 各种操作模式在第4章XADC操作模式中有所描述。 本章重点介绍ADC和片上传感器的详细操作。 还介绍了外部模拟输入的各种输入配置。 使用XADC控制寄存器配置ADC，传感器和模拟输入的所有工作模式。 有关控制寄存器的详细说明，请参见第3章XADC寄存器接口。
ADC传递函数
ADC具有传输功能，如图2-2和图2-3所示。 这些传递函数分别反映单极和双极工作模式。 所有片上传感器都使用ADC的单极操作模式。 用户可以选择将外部模拟输入通道配置为工作在单极或双极模式（参见模拟输入，第28页）。
要使ADC按指定的方式工作，必须正确配置电源和参考选项。 所需的包装球连接如图1-2所示。 确保最佳ADC性能的其他重要方面是PCB布局和外部元件选择。 这些问题在第6章“应用指南”中有所描述。 建议您阅读本章是在开始设计板之前。
图2-1：状态寄存器
注意：ADC总是产生一个16位的转换结果。 12位数据对应于16位状态寄存器中的12个MSB（最高有效）。 未参考的LSB可用于最小化量化效应或通过平均或滤波来提高分辨率。 参见图2-1。
单极模式
图2-2显示了ADC的12位单极性传递函数。 在此模式下，ADC的额定模拟输入范围为0V至1V。 当ADC输入上存在0V时，ADC产生零代码（000h），当输入端存在1V时，ADC产生全1（FFFh）的满量程代码。
单极模式的ADC输出编码为直二进制。 设计的代码转换发生在连续的整数LSB值，例如一个LSB，两个LSB和三个LSB等。LSB的大小等于1V / 2 ^ 12或1V / 4096 = 244mu;V。 模拟输入通道本质上是差分的，需要驱动差分输入的正（VP）和负（VN）输入。 有关模拟输入和可以容纳的输入信号种类的更多详细信息，请参见“模拟输入”部分。
图2-2：单极转移功能
双极模式
当ADC的外部模拟输入通道配置为双极型时，它们可以适应真正的差分和双极模拟信号类型（参见模拟输入部分）。 在处理差分信号类型时，有关于模拟输入信号的符号和幅度信息都很有用。 图2-3显示了双极模式操作的理想传递函数。 双极模式下ADC的输出编码为二进制补码，用于指示VP相对于VN的输入信号的符号。 设计的代码转换发生在连续的整数LSB值，即一个LSB，两个LSB，三个LSB等。以伏特为单位的LSB大小等于1V / 2 ^ 12或1V / 4096 = 244mu;V。
图2-3：双极转移函数
模拟输入
ADC的模拟输入使用差分采样方案来减少共模噪声信号的影响。 这种共模抑制提高了嘈杂数字环境中的ADC性能。 图2-4显示了差分采样方案的优点。 公共接地阻抗（RG）将噪声电压（开关数字电流）耦合到系统的其他部分。 这些噪声信号可以为100mV以上。 对于ADC，该噪声电压相当于数百个LSB，从而导致较大的测量误差。 差分采样方案在两个模拟输入（VP和VN）上采样信号和任何共模噪声电压。 由于跟踪和保持放大器捕获VP和VN或VP减去VN之间的差异，因此可以有效减去共模信号。 为了利用高共模抑制，用户只需要在差分配置中连接VP和VN。
图2-4：共模噪声抑制
辅助模拟输入
辅助模拟输入（VAUXP [15：0]和VAUXN [15：0]）是与常规数字I / O封装球共享的模拟输入。当XADC在设计中实例化时，辅助模拟输入将自动启用，并且这些输入连接在设计的顶层。辅助模拟输入不需要任何用户指定的约束或引脚位置。它们不需要将I / O标准设置添加到UCF或“计划前端”引脚分配工具中。当模拟输入连接到设计的顶层时，所有配置都是自动的。只有在设计中连接的辅助输入才能作为模拟输入。 XADC辅助输入引脚通过将_ADx P_和_ADx N_附加到I / O名称，其中x是辅助对编号，在UG475,7系列FPGA封装和引脚分配产品规格用户指南[参考文献2]中标记。例如，辅助输入VAUXP [15]可以在引脚规格中指定为IO_Lxx P_xx_AD15P_xx。
当被指定为模拟输入时，这些输入不能用作数字I / O。如果将I / O用作数字I / O，则需遵守已配置I / O标准的规格。如果I / O用作模拟输入，则输入电压必须符合相应数据手册“模数转换器”部分的规格。
可以在I / O bank中启用任意数量的辅助模拟输入，并将其余的作为数字I / O使用。如果存储器中存在模拟和数字I / O混合，I / O bank必须由满足所使用的数字I / O标准规格所需的电源供电。在这种情况下，模拟输入信号不应超过I / O组电源电压（VCCO）。
注意：Kintex-7设备不支持辅助通道6,7,13,14和15。某些Virtex-7，Artix-7和Zynq-7000 AP So C器件封装选项也可能不支持某些辅助模拟通道。用户应该查看该设备的软件包文件。
调整收购建立时间
为ADC指定的最大转换速率为1 MSPS或1mu;s的转换时间。在连续采样模式下（参见第5章XADC定时），需要26个ADCCLK周期来获取模拟信号并进行转换。这意味着26MHz的最大ADCCLK频率。如果ACQ位未设置，则在采集的最后阶段允许使用四个ADCCLK或150 ns。当使用单通道模式时，配置寄存器0 [40h]（见控制寄存器，第42页）中的ACQ位或使用定序器时，应设置定序器寄存器中相应的ACQ位（请参见ADC通道建立时间（4Eh和4Fh），第58页）。这个“稳定”时间确保了模拟输入电压被采集到12位精度。通过降低ADCCLK频率或设置ACQ位可以提高建立时间。在后一种情况下，假设26MHz的最大时钟频率，建立时间增加到380ns（10个ADCCLK周期），对于相同的ADCCLK频率，转
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