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使用DE2i-150板
本章给出了使用DE2i-150单板并给出其每个外设的说明
3.1监控功能的FPGA配置状态
在DE2i-150上电序列中，有一个监视器电路来监视FPGA配置的状态。 确认配置完成后，上电顺序将进入下一状态。 如果配置不完整，CPU将不会启动。 该电路上有2位DIP开关（SW20，如图3.1所示），可用于两种设置。 第一个开关配置TIMEOUT，它在监视器电路中设置一个定时器，以忽略任何FPGA配置故障。 当计数器进入设定值时，无论FPGA是否未正常配置，上电顺序状态都会持续上电。 第二个开关位置配置CPU_DIS，这将禁用CPU上电。 SW20的详细设置如表3-1所示。
图3-1上电顺序控制开关
表3-1 SW20的开关设置
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位置开关名称 |
打开“ON”位置的功能 |
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TIMEOUT |
启用超时功能 |
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CPU_DIS |
禁用CPU功能 |
注意：如果配置设备（EPCS）中没有存储图像文件，则监视器电路将作为成功配置传递状态
3.2配置Cyclone IV GX FPGA
Quartus II简介中介绍了从主机向DE2i-150板下载电路的步骤。 本教程位于DE2i-150系统CD上的DE2i_150_tutorials文件夹中。 鼓励用户先阅读本教程，并将以下信息作为参考。DE2i-150板包含一个串行配置设备，用于存储Cyclone IV GX FPGA的配置数据。 每当电源施加到电路板上时，该配置数据将自动从配置设备加载到FPGA中。 使用Quartus II软件，可以随时重新配置FPGA，还可以更改串行配置设备中存储的非易失性数据。 下面描述两种类型的编程方法。
1. JTAG编程：在这种编程方法中，以IEEE标准联合测试动作组命名，配置位流直接下载到Cyclone IV GX FPGA中。只要电源施加到电路板上，FPGA将保留此配置;当电源关闭时，配置信息将丢失。
2. AS编程：在这种方法中，称为主动串行编程，配置位流被下载到Altera EPCS64串行配置器件中。它提供位流的非易失性存储，以便即使当DE2i-150板的电源关闭时，信息仍然保留。当主板电源打开时，EPCS64设备中的配置数据将自动加载到Cyclone IV GX FPGA中。
DE2i-150板上的JTAG链
要使用JTAG接口来配置FPGA器件，DE2i-150上的JTAG链必须形成一个闭环，允许Quartus II编程器检测FPGA器件。图3-2说明了DE2i-150板上的JTAG链。短路JP2上的pin1和pin2可以禁用HSMC连接器上的JTAG信号，这将在DE2i-150板上形成一个闭合的JTAG环路链（见图3-3）。因此，Quartus II编程器只能检测到板载FPGA器件（Cyclone IV GX）。如果用户希望通过HSMC连接器，链路中包含另一个FPGA器件或包含FPGA器件的接口，JP2上的短pin2和pin3可以在HSMC连接器上启用JTAG信号端口。
图3-2 DE2i-150板上的JTAG链
图3-3 JTAG链配置头
以下各节介绍用于执行JTAG和AS编程的步骤。 对于这两种方法，DE2i-150板通过USB电缆连接到主机。 使用此连接，主板将由主机识别为Altera USB Blaster设备。 教程“My_First_Fpga”中介绍了在主机上安装与USB Blaster通信所需的软件设备驱动程序的过程。 本教程可在DE2i-150系统CD上找到。
在JTAG模式下配置FPGA
图3-4说明了JTAG配置设置。 要将配置位流下载到Cyclone IV GX FPGA中，请执行以下步骤：
- 确保电源适用于DE2i-150电路板
- 通过将RUN / PROG滑动开关（SW19）设置为RUN位置（见图3-5）来配置JTAG编程电路
- 将附带的USB电缆连接到DE2i-150电路板上的USB Blaster端口（参见图1-1）
- 现在可以使用Quartus II编程器来选择具有.sof文件扩展名的配置位流文件来编程FPGA
图3-4 JTAG配置方案
图3-5 RUN / PROG开关（SW19）设置为JTAG模式
在AS模式下配置EPCS64
图3-6说明了AS配置设置。 要将配置位流下载到EPCS64串行配置设备中，请执行以下步骤：
- 确保电源适用于DE2i-150电路板。
- 将随附的USB电缆连接到DE2i-150电路板上的USB Blaster端口（参见图3-6）
- 通过将RUN / PROG滑动开关（SW19）设置为PROG位置来配置JTAG编程电路。
- 现在可以使用Quartus II编程器对EPCS64芯片进行编程，以选择具有.pof文件扩展名的配置位流文件。
- 一旦编程操作完成，将RUN / PROG滑动开关置于RUN位置，然后关闭电源开关并重启; 此操作会使EPCS64器件中的新配置数据加载到FPGA芯片中。
图3-6 AS配置方案
3-3使用按钮和开关
DE2i-150板提供四个按钮开关，如图3-7所示。这些开关中的每一个都使用施密特触发电路进行去抖动，如图3-8所示。施密特触发器件的KEY0，KEY1，KEY2和KEY3的四个输出直接连接到Cyclone IV GX FPGA。当按下按钮时，每个按钮开关提供高逻辑电平，并在按下时提供低逻辑电平。 由于按钮开关被去抖动，因此它们适合在电路中用作时钟或复位输入。
图3-7按钮与Cyclone IV GX FPGA之间的连接
图3-8切换去抖动
DE2i-150板上还有18个滑动开关（见图3-9）。 这些开关不去抖动，并被假设用作电路的电平敏感数据输入。每个开关直接连接到Cyclone IV GX FPGA上的引脚。当开关处于DOWN位置（最靠近电路板边缘）时，它为FPGA提供了低逻辑电平，当开关处于UP位置时，它提供了高逻辑电平。
图3-9滑动开关与Cyclone IV GX FPGA之间的连接
3-4使用LED
DE2i-150板上有27个用户可控LED。 18个幻灯片开关上方有18个红色LED，按钮开关上方有8个绿色LED（第9个绿色LED显示在7段显示屏的中间）。 每个LED直接由Cyclone IV GX FPGA上的引脚驱动; 将其相关引脚驱动到高逻辑电平会使LED亮起，并将引脚驱动为低电平使其关闭。 LED和Cyclone IV GX FPGA之间的连接如图3-10所示。
图3-10 LED和Cyclone IV GX FPGA之间的连接
表3-2中列出了连接到滑动开关的Cyclone IV GX FPGA上的引脚名称。类似地，用于连接按钮开关和LED的引脚分别显示在表3-3和表3-4中。
表3-2滑动开关的引脚分配
表3-3按钮的针脚分配
表3-4 LED的引脚分配
3-5使用7段显示
DE2i-150板卡有8个7段显示器。 这些显示器被布置成两对，一组四个，表现为显示各种尺寸的数字的意图。 如图3-11的原理图所示，七个段（公共阳极）连接到Cyclone IV GX FPGA上的引脚。 将一个低逻辑电平应用到一个段将点亮它并应用一个高逻辑电平将其关闭。 显示屏中的每个段由0到6的索引标识，位置如图3-11所示。 表3-5显示了FPGA引脚对7段显示器的分配。
图3-11 7段显示HEX0和Cyclone IV GX FPGA之间的连接
表3-5 7段显示器的引脚分配
3-6时钟电路
DE2i-150板包括一个产生50 MHz时钟信号的振荡器。 分配时钟信号连接到用于对用户逻辑进行计时的FPGA。 该板还包括两个SMA连接器，可用于将外部时钟源连接到电路板或通过SMA连接器驱动时钟信号。 此外，所有这些时钟输入都连接到FPGA的锁相环（PLL）时钟输入引脚，以允许用户将这些时钟用作PLL电路的源时钟。 DE2i-150板上的时钟分配如图3-12所示。 表3-6列出了FPGA I / O引脚的时钟输入的相关引脚分配。
图3-12时钟分配框图
表3-6时钟输入的引脚分配
3-7使用LCD模块
LCD模块具有内置字体，可用于通过将称为HD44780的显示控制器发送适当的命令来显示文本。 有关使用显示屏的详细信息，请参见其数据表，可在制造商的网站上找到，还可以在DE2i 150系统CD上的DE2i_150_datasheets \ LCD文件夹中找到。 显示与Cyclone IV GX FPGA的连接的LCD模块的示意图如图3-13所示。 关联的引脚分配如表3-7所示。
图3-13 LCD模块与Cyclone IV GX FPGA之间的连接
表3-7 LCD模块的引脚分配
3-8高速夹层卡
DE2i-150开发板包含一个HSMC接口，用于通过添加卡来扩展FPGA主机板的外围设备。 这可以解决当今的高速信令要求以及低速设备接口支持。HSMC接口支持JTAG，时钟输出和输入，高速LVDS和单端信令。 HSMC连接器直接连接到带有82个引脚的Cyclone IV GX FPGA。 连接HSMC端口的子卡的最大功耗如表3-8所示。
表3-8 HSMC电源
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提供电压 |
最大 电流限制 |
|
12V |
1A |
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3.3V |
1.5A |
（1）注意表3-8所示的目前水平是基于资源消耗的50％。 如果使用HSMC接口设计资源超过50％，请通知我们的支持（support@terasic.com）。
（2）J24有一个特别的注意事项，可用于控制HSMC 12V电源。 如果用户将J24置于打开状态，则HSMC 12V电压的输出将被切断。另外，当使用LVDS作为HSMC连接器的I / O标准时，LVDS接收器需要组装一个100欧姆的电阻 在每个对的两个输入信号之间，如图3-14所示。 HSMC连接器的所有引脚分配如表3-9所示。
图3-14 HSMC连接器和Cyclone IV GX FPGA上的LVDS接口
表3-9 HSMC连接器的引脚分配
3-9使用扩展头
3-9使用扩展头DE2i-150板提供一个40针扩展接头。标头直接连接到Cyclone IV GX FPGA的36个引脚，并提供DC 5V（VCC5），DC 3.3V（VCC3P3）和两个GND引脚。图3-15显示了GPIO连接器的I / O分布。连接到GPIO端口的子卡的最大功耗如表3-10所示。
图3-15 GPIO引脚排列
表3-10扩展接头的电源
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提供电压 |
最大 电流限制 |
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