A 2times;70W Monolithic Five-Level Class-D Audio Power Amplifier in 180 nm BCD
Authors: Jesper Midtgaard Thomas Holm Hansen Mikkel Hoyerby Jorgen Kragh Jakobsen
Abstract:
A 2times;70 W from 24 V into 4 Omega; class-D audio power amplifier in 30/40 V 180 nm bipolar CMOS DMOS is presented. The device employs a flying capacitor (FC) three-level half bridge topology to reduce switching frequency and filter/load power losses in near-idle operation. This is combined with a fourth-order analog feedback system for shaping noise introduced by the digital FC voltage control loop. A power-efficient gate drive scheme suitable for power converters with multiple floating switching devices is also presented, including a compact fast low-power dV/dt robust high-voltage level shifter circuit. Power-efficient operation from idle to full-power operation is demonstrated along with a very high audio performance of 0.003% THD N at 10 W/1 kHz into 4 Omega;.
Keywords：Pulse width modulation, Bridge circuits, Switches, Quantization (signal), Switching Frequency,bandwidth
SECTION I.
Introduction
The class-D audio power amplifier market and technology has matured over the last 15–20 years following the initial push to bring viable products to the mass market [1]–[2][3][4][5][6][7][8][9]. With the audio bandwidth remaining a constant 20 Hz–20 kHz in combination with the high-efficiency numbers (more than 90% at full load) and more than adequate audio performance (total harmonic distortion, THD, and noise) available from first-generation integrated circuit products, the motivation for improving the core amplifier technology shifts to different parameters. One performance parameter that has gained importance is the near-idle power consumption of the amplifier, especially in the relatively newly introduced wireless battery-powered loudspeaker product class, and of course in the now-ubiquitous smartphone application.
Compactness of the overall amplifier solution (IC and support passives) is also gaining importance due to the continuously shrinking form factors of consumer electronics. The physical footprint of first generation amplifier solutions in the 20 W power class tends to be dominated by output EMI filter inductors. Some effort has been done in prior art to improve in first-generation technology (shift from AD to BD [10], [11] and ternary [12], [13] modulation), but room for improvement remains.
This paper hence (in expansion of [14]) presents an integrated class-D audio amplifier solution that aims to maintain the good properties of first-generation products while significantly improving on near-idle power loss and solution footprint. To this end, a multilevel power stage is adopted, to provide design room for improvement through fundamentally reduced high-frequency content in the pulsewidth-modulated (PWM) output waveform and inherent multiplication of device switching frequency [15]. This is combined with digital management of operation parameters, a solution afforded by the availability of relatively high logic density in a contemporary bipolar-CMOS-DMOS (BCD) process.
SECTION II.
Power Topology
The three-level flying capacitor (FC) half bridge topology [14]–[15][16][17][18][19][20] adopted for the work presented in this paper is illustrated in Fig. 1(a). Interestingly, the first report [16] of this topology predates the proliferation of the class-D audio power amplifier.
Fig. 1.
Three-level FC half bridge, its operation, and application in a BTL class-D audio power amplifier. (a) Topology. (b) Operation model. (c) BTL power amplifier application. (d) Five-level modulation.
The effective functionality of this half bridge (two sub-bridges and a summation element) is also illustrated in [Fig. 1(b)]. For the bridge-tied load (BTL) application in Fig. 1(c), a total of four PWM phases are used, leading to the five-level output capability illustrated in Fig. 1(d). Fig. 1(a) also shows the almost-dc output pattern in near-idle operation, which under such conditions ensures near-zero power loss in the speaker and/or output filter shown in Fig. 1(c). Most prior art [5], [8], [20] uses the ripple current in the output filter inductor for achieving soft switching of the output stage during dead time in near-idle operation, an exactly opposite approach to the zero-ripple solution presented in this paper. Some prior art [13] adopts reduced-ripple modulation schemes to reduce idle loss, at the cost of adding significant common-mode content to the output PWM pattern, degrading audio performance due to finite common-mode rejection ratio (CMRR) of the analog feedback system. In soft-switching (auto commutating) prior art, the ripple current in the filter inductor is significant, leading to a tradeoff between size and core loss [21] due to hysteresis losses in the core material. This issue is relieved in the presented amplifier, allowing physically small filter inductors to be used with a reduced idle loss penalty. Another benefit of the multilevel power stage is the fourfold switching frequency multiplication seen from the BTL output. As an example, 660 kHz switching across the load is realized with only 165 kHz switching of each output transistor, limiting the power loss impact of output transistor capacitances.
A feature of most proposed high-power multilevel half bridge topologies [15] (including FC, neutral-point clamp, and cascade) is the systematic sharing of switch voltage stress. In a lower powered integrated device, this can be put to use by allowing the output transistors to be rated at less than the power rail voltage Vpdd. Depending on technology, this reduces the area penalty otherwise incurred for increasing the number of output switching devices. In the used 180 nm 30/40 V BCD technology from Dongbu Hitek, the specific on-resistance differs by a factor of around three between a 30 V N
剩余内容已隐藏，支付完成后下载完整资料
采用180 nm BCD的2times;70 W单片五电平D类音频功率放大器
Jesper Midtgaard Thomas Holm Hansen Mikkel Hoyerby Jorgen Kragh Jakobsen
摘要：本文介绍了一个采用在30/40 V 180 nm双极CMOS-DMOS中从24 V到4Omega;的2 x 70 WD类音频功率放大器。该器件采用快速电容（FC）三电平半桥拓扑结构，可在接近怠速运行时降低开关频率和滤波器/负载功率损耗，这与用于整形由数字FC电压控制回路引入的噪声的四阶模拟反馈系统相结合。本文还介绍了适用于具有多个浮动开关器件的功率转换器的功率高效栅极驱动方案，其中包括紧凑型快速低功耗dV / dt鲁棒高压电平转换器电路证明了从空闲到全功率运行的高功效操作是可行的，同时具有0.003％THD N（10 W / 1 kHz，4Omega;）的非常高的音频性能。
关键词：脉宽调制，桥式电路，开关，量化（信号），开关频率，带宽
- 介绍
D类音频功率放大器的市场和技术在最初将可行产品推向大众市场后的15 - 20年推动下已经成熟。[1]–[2][3][4][5][6][7][8][9]由于音频带宽保持恒定的20 Hz-20 kHz，并结合高效率数字（满负载时超过90％）以及从第一代获得的足够的音频性能（总谐波失真，THD和噪声）集成电路产品，改进核心放大器技术的动机转向不同的参数。放大器的一个重要的性能参数是近空闲功耗，特别是在相对新近推出的无线电池供电的扬声器产品类中，当然也普遍存在于现在的智能手机应用中。
由于消费电子产品不断缩小的形式因素，整个放大器解决方案（IC和支持无源器件）的紧凑性也变得越来越重要。20 W 功率等级的第一代放大器解决方案的物理占位面积趋于由输出EMI滤波电感器控制。虽然在现有技术中已经做了一些努力来改进第一代技术（从AD转移到BD[10], [11]和三元调制[12], [13]），但仍有改进空间。
因此，本文介绍了一款集成的D类音频放大器解决方案[14]，旨在保持第一代产品的良好性能，同时显著改善近空闲功率损耗和解决方案占用空间。为此，本文采用了多级功率级，通过从根本上减少脉宽调制（PWM）输出波形中的高频成分和器件开关频率[15]的固有乘法，为改进提供设计空间。这与操作参数的数字化管理相结合，是一种在现代双极CMOS-DMOS（BCD）工艺中具有较高逻辑密度的解决方案。
- 功率拓扑
本文采用的三电平飞跨电容（FC）半桥拓扑结构[14]–[15][16][17][18][19][20]如图1（a）所示。有趣的是，这种拓扑的第一个报告[16]早于D类音频功率放大器的扩散。
图1三电平FC半桥，其操作以及在BTL D类音频功率放大器中的应用。 （a）拓扑。 （b）操作模式。 （c）BTL功率放大器应用。 （d）五级调制。
这个半桥的有效功能（两个子桥和一个求和元件）也在图1（b）中展现。对于图1（c）中的桥接负载（BTL）应用，总共使用四个PWM相位，从而导致图1（d）所示的五电平输出能力。图1（a）还显示了近怠速运行时的近似直流输出模式，在这种情况下，可以确保图1（c）所示的扬声器和/或输出滤波器的功率损耗接近于零。大多数现有技术 [5], [8], [20] 使用输出滤波电感器中的纹波电流来实现输出级在接近怠速运行时的死区时间的软切换，这与本文中介绍的零脉动解决方案完全相反。一些现有技术[13]采用降低纹波调制方案来减少空闲损耗，代价是将明显的共模内容添加到输出PWM模式，由于模拟反馈系统的有限共模抑制比（CMRR）而降低了音频性能。在现有技术的软开关（自动换向）中，滤波电感器中的纹波电流是显着的，由于芯材料中的滞后损耗，导致尺寸和磁芯损耗 [21] 之间的折衷。在所提供的放大器中，这个问题得到了缓解，允许使用物理学上较小的滤波电感，并减少空闲损耗。多级功率级的另一个好处是从BTL输出端看到的四倍开关频率倍增。举例来说，每个输出晶体管只有165 kHz的开关切换就可以实现660 kHz的负载切换，从而限制了输出晶体管电容对功率损耗的影响。
大多数提出的大功率多电平半桥拓扑[15]（包括FC，中性点钳位和级联）的一个特点是系统地共享开关电压应力。在较低功率的集成器件中，可以通过允许输出晶体管的额定值低于功率轨电压来使用。根据技术的不同可以减少因增加输出开关设备数量而造成的面积损失。在Dongbu Hitek公司使用的180nm30/40 V BCD技术中，特定的导通电阻在30 V NLDMOS和16 V NLDMOS之间相差大约三倍，导致可控区域惩罚为 33％半桥采用四个半电阻16 V NLDMOS器件，而不是通常的两个标称电阻的30 V NLDMOS器件。
使用FC半桥的最大处罚不一定是区域，而是FC的存在。事实证明，FC可以是可管理尺寸（0805或更小）的SMT组件，只要其电压通过有效的控制系统进行平衡，这将成为创建可行且紧凑型设计的主要挑战之一。
- 重新采样噪声分析
在本文中，使用冗余状态选择（RSS）[22], [23] 方法实现FC电压平衡。在该方案中，插入控制器以修改产生相同输出电平的（冗余）开关状态[见图2（a）]的使用。为了控制没有毛刺的开关状态的分配，所提出的设计（如现有技术[22], [23]）使用同步数字逻辑。在模拟PWM放大器中，这需要将模拟PWM流重新采样（同步）到更快的数字时钟。这引入了时间量化误差，将白色量化噪声添加到PWM流。
图2冗余状态选择方案和输出电流极性测量方案。 （a）四个主要功率阶段状态。 （b）高阻抗（高阻态）状态插入方案。 （c）N-LDMOS中的漏极衬底寄生二极管。 （d）高Z状态下的输出电流极性检测。
对于单相模拟PWM数据流，频率为的A通过计算时钟重新采样，假设PWM与时钟转换之间不存在相关性，每个PWM转换的重采样误差导致均匀分布的误差，范围为0-f-1s，如图3所示。模拟PWM信号的采样可被认为是具有量化步长Q的量化过程Q=2 .。量化误差在fa的带宽内的功率是pe =times; = 。假设PWM流中有100％的可用调制范围，正弦音频信号功率p s可达1/8。这导致信号与量化噪声比（SQNR）为SQNR=10log 10 ( )=10log 10 ( ) 。
在具有N相PWM的系统中，N个并行量化过程的量化噪声是不相关的，而信号功率是100％相关的。这导致SQNR(N)=10log 10 ( )。
对于=100MHz，=150kHz和N=4的五电平调制设计选择，给定音频带宽=20 kHz时，SQNR评估为67 dB。这意味着需要大量（但实际）的模拟反馈环路误差抑制（33 dB或更多）才能使未加权的放大器的SNR达到100 dB以上。
图3量化噪声由模拟PWM流的数字采样引入。
- 输出电流极性感应
因为这决定了冗余状态和FC电流极性之间的映射[如图2（a）所示），所以RSS决策过程的一个重要部分是了解放大器输出电流极性（在开关周期内假定的常数）由于典型扬声器的电感特性和只有交流电流被驱入扬声器的事实，放大器输出电流的极性只能通过测量得知。使用跨越电阻元件（三极管区域中的物理电阻器或功率晶体管）感测的电压具有为小输出电流产生相对小的电压的缺点，使得传感器偏移成为讨厌的。与用于FC电压感测的传感器兼容的更加以数字为中心的方案是在输出级引入高Z（全关）事件，并观察输出节点的续流电势。该方案如图2（b）所示。该方案的一个关键特点是可以精确确定小输出电流的极性。如果我们考虑具有全部四个输出晶体管的半桥（如图2（d）所示），则从输出节点看到的电容量为 = . 现在，当输出电流从输出节点流过Delta;的高Z事件持续时间时，输出节点电压将（除非被钳位）改变电压Delta;
Delta; =minus;Delta;.
如果我们假设Delta; = 2 V的最小电压变化可以正确解决（如果最初接近（1/2）（在此通过开关模式的数字控制来确保），则容易解析）以及= 200 pF，并允许高Z持续时间Delta;= 20 ns，然后可以正确解决输出电流幅度降至20 mA。对于合理的50mOmega;（所提出设计的NLDMOS导通电阻）基于感测电阻的解决方案，这样的电流将需要小于1 mV的传感器偏移，这将要求使用偏移消除技术。在结隔离BCD工艺中，NLDMOS漏极将有一个从漏极到衬底的寄生二极管[见图2（c）]。当插入高Z模式时，输出电流有时会通过该二极管驱动，如图2（b）和（d）所示。这会产生特大的衬底噪声问题，必须通过保护环插入，低噪声电路隔离和仔细的布局规划来解决。
- 电源管理控制系统
在两级半桥式D类音频功率放大器中选择调制类型，开关频率和死区时间涉及EMI性能，音频性能，空闲效率和全功率效率之间的许多折衷。使用FC半桥增加了FC尺寸，波纹和平衡的担忧。最理想的折衷将随输出功率水平而变化; 作为示例，希望通过输出功率来增加开关频率以避免过度的FC电压纹波。因此，所提出的设计具有用于基于检测到的调制指数M管理开关频率，调制类型，死区时间，环路滤波器响应和FC平衡参数的数字子系统。M被基于计数器的状态机检测和平均，每100mu;s产生一个输出样本。执行M与固定阈值的比较以选择放大器操作参数，添加滞后以消除操作区域之间的抖动。如图4所示，该子系统非常适合已经数字化的PWM正向通路。
图4带有音频反馈回路和半数字前向路径及电源管理子系统的整体放大器架构。
- 多相模拟PWM环路
三电平FC半桥可以看作是两个两电平半桥和一个求和元件[如图1（b）所示），所以多相PWM的适用性是显而易见的，这在现有技术中也是如此。 对于完整的BTL放大器，可以使用四个PWM相位。 使用多个PWM相位可以提高最大环路带宽与每相开关频率的比率。 从离散时间的角度[24], [25]，这可以归因于使用N个交错PWM流的采样率的N倍增加。 或者，可以认为减小的PWM步长（从1到N个PWM相位变化的因数为N）导致模拟PWM输入纹波的dV/dt降低N倍，从而允许表达[11]（9）被修改为f 0 lt;Nf swpi;。
其中是单位增益带宽（未考虑反馈纹波对比较器采样增益[24]的增益降低效果），是每相开关频率。 对于150 kHz的最小和四个PWM相位，这意味着反馈环路带宽仍可能超过100 kHz，从而允许通过四阶环路滤波器对PWM重采样噪声进行充分的抑制（在20 kHz时gt; 33 dB）。 对于三电平调制的情况，N减小到2，对于相同的f 0目标，最小加倍到300kHz。
- 四阶SE / BTL环路滤波器
为了方便典型的BTL使用情况以及具有最小面积开销的更罕见的单端（SE）情况，所设计的环路滤波器（见图5）使用具有两个独立运算放大器和可切换的第一求和/积分级共模反馈电路。这样可以将环路滤波器配置为差分输入（用于BTL）或用于SE输入。仍然需要两组高阶积分器和CIFF结构求和，但这些都比第一个积分阶段小得多。为了适应不同的环路带宽 [26]（以及音频性能对功率的权衡），环路滤波器的频率响应可以通过lf_gain_high控制位（频率上）移动两倍。这是通过以因子2有效改变所有积分器时间常数来完成的。所有积分器时间常数的改变都是通过改变RC积分电阻而不是电容来实现的，以避免积分器状态的改变。对于第一个积分器，反馈电阻的噪声是系统噪声性能的关键部分，因此不希望切换其值。积分器1的增益改变功能因此被推进到第二积分器和求和模块。通过在不改变积分器状态[26]的情况下执行所有增益切换功能，反馈系统的环路带宽可以动态改变而没有可听见的影响。在环路滤波器设计中没有做出任何努力来避免混叠失真[9], [27]，通过对环路滤波器频率响应进行整形以产生反馈波纹为三角形[28]，可以将其最小化。为了给前向路径增益的变化留出空间[29]，采用了接近于中给出的环路滤波器形状，给系统误差传递函数带来名义上的贝塞尔式响应。
图5具有可由lf_gain_high控制位调节的频率响应的四阶SE / BTL环路滤波器。
- 排水门驱动器
全NMOS FC高压功率级引入的关键问题是驱动门。在传统的两电平半桥中，只有高端NMOS [5], [20]需要一个浮栅驱动器和相关的电源（通常是一个外部自举电容）用于栅极电荷。然而，在所呈现的拓扑结构中，四个NLDMOS器件中的三个需要浮动栅极驱动器，由于引脚/元件数量（12个额外引脚和12个额外电容器），使立体BTL器件中的自举电容器不具吸引力。因此，具有更高集成度的解决方案是必要的。现有技术[12]已经证明了使用电荷泵来产生由浮动驱动器单元使用的单个高电压电源节点的实用性。使用线性稳压器降低过电压会带来额外的功率损失。幸运的是，这种功耗随着驱动器电流消耗而变化，这可以通过设计和架构进行操纵。浮动高端栅极驱动器的整体结构如图6所示。
图6具有本地电源调节器和漏极清除门缓冲器的浮动栅极驱动器。
图7所示的附加解决方案[14] ,[30]是通过从功率晶体管的漏极节点提供尽可能多的栅极电荷来降低栅极充电的高压轨电流消耗。这降低了系统功率损耗，因为串联调节元件上的电压降大大降低。在可用信号源之间执行源极栅极电荷转换所需的信号处理功能限于单个比较器（实现为使用图7中的器件MP的动态偏置共源放大器）和状态机。因此，该子系统的平均功耗随开关频率而变化。通过仿真发现，利用漏极清除方法实现了25％的栅极导通功率的接近闲置（asymp;0A）减少。
图7漏扫门缓冲和控制方案。
剩余内容已隐藏，支付完成后下载完整资料
资料编号：[24533]，资料为PDF文档或Word文档，PDF文档可免费转换为Word
-
lt;
以上是毕业论文外文翻译，课题毕业论文、任务书、文献综述、开题报告、程序设计、图纸设计等资料可联系客服协助查找。
