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2.4
完整的以太网接口,ENC28J60需要安装几个标准组件外部。这些组件应该连接如图2 - 4所示。体育的内部模拟电路模块要求外部2.32 kOmega;,1%电阻从RBIAS连接到地面。电阻影响TPOUT /信号振幅。电阻应放置尽可能芯片没有立即相邻信号痕迹,防止噪声容性耦合进销,影响传输行为。建议表面电阻是一个类型。一些设备的数字逻辑运行在一个名义2.5 v。一个芯片上包含生成这个电压稳压器。唯一所需的外部组件外部滤波电容器,连接从VCAP到地面。电容器必须低等效串联电阻(ESR),典型值为10mu;F,1mu;F的最小值。内部监管机构不是被设计来驱动外部负载。在TPIN / TPIN TPOUT / TPOUT,别针,1:1中心录音脉冲变压器、额定为以太网业务,是必需的。当启用以太网模块时,电流不断通过TPOUT别针。当体育积极传播,创建一个差动电压通过以太网电缆的变化相对当前被TPOUT TPOUT——相比。
TPOUT接口上的共模扼流圈,放置TPOUT别针和以太网转换器(没有显示),不建议使用。如果用来减少EMI共模扼流圈排放,应该放在以太网变压器和插脚1和2之间的注册插孔- 45的连接器。许多以太网变压器模块包括模堵塞在相同设备包。变压器应至少隔离评级中指定Table16-5防止静态电压和满足IEEE 802.3隔离要求(见Section16.0特定变压器的电特性需求)。传输和接收接口另外需要两个电阻和一个电容正常终止传输线,最小化信号反射。所有的电源引脚必须相同外部连接到电源。同样,所有地面引用必须在外部连接到同一个节点。每一对VDD和VSS销应该有一个0.1mu;F陶瓷旁路电容器示意图(图中未显示)放在尽可能靠近别针。由于相对较高的电流是必要的操作双绞线接口,所有的电线应保持尽可能的短。合理的线宽度应该使用电源线减少电阻损耗。如果微分数据行不能保持短的,他们应该路由等方法有100Omega;特性阻抗。
2.5
ENC28J60 3.3 v的一部分;然而,它被设计成可轻易集成到5 v系统。SPI CS,SCK和SI输入,以及复位销,都5 v宽容。另一方面,如果主机控制器是在5 v,它很有可能不会在规范当SPI和中断输入由3.3 v ENC28J60 CMOS输出。单向电平转换器将是必要的。一种经济74 hct08(四门),74年act125(四3-state缓冲区)或其他5 v CMOS芯片与TTL电平输入缓冲区可以用来转移提供必要的水平。3-state缓冲区的使用允许轻松集成到系统与其他设备共享SPI总线。图2 - 5和图2 - 6显示例子翻译计划。
2.6
LEDA和LEDB销支持自动极性检测复位。LED可以连接,销必须源电流打开LED,或交替连接,销必须反向电流打开了。在系统复位,ENC28J60将检测领导是如何连接的,开始推动导致PHLCON寄存器配置的默认状态。如果领导的极性改变了ENC28J60操作时,新的极性不会被探测到,直到下一个发生系统复位。LEDB独特之处在于,LED自动读取的连接重置,并确定如何初始化PHCON1。PDPXMD。如果销来源目前照亮LED,钻头上清除复位和PHY默认为半双工操作。如果销下沉当前照明LED,钻头上设置复位和PHY默认为全双工操作。图2 - 7显示了两个可用的选项。如果没有连接到领导LEDB销,PDPXMD位将重置为一个不确定的值。
3.0
所有内存ENC28J60的实现为静态RAM。ENC28J60的有三种类型的记忆:控制寄存器以太网缓冲PHY寄存器控制寄存器的内存包含寄存器用于配置、控制和状态ENC28J60的检索。控制寄存器直接读取和写入的SPI接口。
以太网缓冲区包含发送和接收内存使用的以太网控制器在一个单一的内存空间。内存区域的大小由主机可编程控制器使用SPI接口。以太网缓冲存储器只能通过读缓冲区内存和写缓冲区内存访问SPI命令(见Section4.2.2读缓冲区内存指挥Section4.2.4写缓冲区内存命令)。PHY寄存器用于配置、控制和检索体育模块的状态。通过SPI接口寄存器是不能直接访问,他们只能通过媒体独立接口管理(MIIM)中实现MAC。
3.1.1
Register3-1所示,ECON1寄存器是用来控制ENC28J60的主要功能。收到启用、传输请求DMA控制和银行选择在ECON1位都可以发现。
3.1.2
Register3-2所示,ECON2寄存器是用来控制ENC28J60的其他主要功能。
3.2
以太网缓冲以太网缓冲区包含传输和接收内存使用的以太网控制器。整个缓冲区是8 kb的,分为不同的接收和发送缓冲区空间。传输和接收内存的大小和位置由主机完全可编程控制器使用SPI接口。缓冲空间的关系如图3 - 2所示。3.2.1接收缓冲区接收缓冲区组成一个圆形的FIFO缓冲管理的硬件。寄存器组,ERXSTH:ERXSTL ERXNDH:ERXNDL,作为指针定义内存中的缓冲区的大小和位置。字节指着ERXST和字节指着ERXND都包含在FIFO缓冲区。字节的数据接收以太网接口,它们写入顺序接收缓冲区。然而,ERXND指向的内存写入后,硬件将自动接收的数据的下一个字节写入内存ERXST指出。结果,接收硬件永远不会写边界以外的FIFO。主机控制器可能程序时ERXST和ERXND指针接收逻辑不启用。不能修改指针,而接收逻辑(ECON1启用。RXEN设置)。如果需要,指针可能跨度1 fffh 0000 h内存边界;硬件仍将作为一个FIFO来运营。ERXWRPTH:ERXWRPTL寄存器定义一个位置在FIFO的硬件编写它接收的字节。指针是只读的,是由硬件自动更新的,每当一个新包成功收到。指针是有用的决定有多少自由空间可用在FIFO。ERXRDPT寄存器内定义一个位置的FIFO接收硬件禁止写入。在正常操作中,接收硬件写数据,但不包括ERXRDPT指向的内存。如果FIFO填充数据,新数据持续到达,硬件不会覆盖以前接收的数据。相反,新数据将被丢弃和旧的数据将被保留下来。为了不断得到新的数据,主机控制器必须周期性地推动这个指针只要处理完一些,或所有的旧接收的数据。
3.2.1
接收缓冲区组成一个圆形的FIFO缓冲管理的硬件。寄存器组,ERXSTH:ERXSTL ERXNDH:ERXNDL,作为指针定义内存中的缓冲区的大小和位置。字节指着ERXST和字节指着ERXND都包含在FIFO缓冲区。字节的数据接收以太网接口,它们写入顺序接收缓冲区。然而,ERXND指向的内存写入后,硬件将自动接收的数据的下一个字节写入内存ERXST指出。结果,接收硬件永远不会写边界以外的FIFO。主机控制器可能程序时ERXST和ERXND指针接收逻辑不启用。不能修改指针,而接收逻辑(ECON1启用。RXEN设置)。如果需要,指针可能跨度1 fffh 0000 h内存边界;硬件仍将作为一个FIFO来运营。ERXWRPTH:ERXWRPTL寄存器定义一个位置在FIFO的硬件编写它接收的字节。指针是只读的,是由硬件自动更新的,每当一个新包成功收到。指针是有用的决定有多少自由空间可用在FIFO。ERXRDPT寄存器内定义一个位置的FIFO接收硬件禁止写入。在正常操作中,接收硬件写数据,但不包括ERXRDPT指向的内存。如果FIFO填充数据,新数据持续到达,硬件不会覆盖以前接收的数据。相反,新数据将被丢弃和旧的数据将被保留下来。为了不断地接收新数据,主机控制器必须周期性地推动这个指针只要处理完一些,或全部,旧的衰退
3.2.2
传输缓冲区中的任何空间8-Kbyte内存,这不是程序作为接收FIFO缓冲区的一部分,被认为是传输缓冲区。的责任管理,位于传输数据包缓冲区属于主机控制器。当主机控制器决定传输一个数据包,ETXST和ETXND指针与地址指定程序,传输缓冲区内,特定的数据包传输。硬件不检查开始和结束地址和接收缓冲区不重叠。为了防止缓冲腐败,主机控制器必须确保不传输数据包而ETXST和ETXND指针重叠接收缓冲区,或虽然ETXND太接近接收缓冲区的指针。有关更多信息,请参见Section7.1传输数据包。3.2.3读写缓冲区以太网缓冲区内容从主机控制器虽然不同的读和写访问指针(ERDPT和EWRPT)结合读缓冲区内存和写缓冲区内存SPI的命令。按顺序从接收缓冲区读取数据时,包装条件将发生在接收缓冲区的末尾。虽然顺序写入缓冲区,则不会出现包装条件。看到Section4.2.2读缓冲区内存指挥Section4.2.4写缓冲区内存命令的更多信息。3.2.4 DMA访问缓冲区集成DMA控制器时必须从缓冲区读取计算的校验和,必须读和写缓冲区复制内存时。DMA遵循相同的包装规则,SPI访问。虽然它按顺序读取,它将受到包装条件接收缓冲区的末尾。所有写它不会受到任何包装条件。有关更多信息,请参见Section13.0直接内存访问控制器。
3.2.3
8-Kbyte内存中的任何空间,这不是程序作为接收FIFO缓冲区的一部分,被认为是传输缓冲区。的责任管理,位于传输数据包缓冲区属于主机控制器。当主机控制器决定传输一个数据包,ETXST和ETXND指针与地址指定程序,传输缓冲区内,特定的数据包传输。硬件不检查开始和结束地址和接收缓冲区不重叠。为了防止缓冲腐败,主机控制器必须确保不传输数据包而ETXST和ETXND指针重叠接收缓冲区,或虽然ETXND太接近接收缓冲区的指针。有关更多信息,请参见Section7.1传输数据包。
3.2.4
集成DMA控制器时必须从缓冲区读取计算的校验和,必须读和写缓冲区复制内存时。DMA遵循相同的包装规则,SPI访问。虽然它按顺序读取,它将受到包装条件接收缓冲区的末尾。所有写它不会受到任何包装条件。有关更多信息,请参见Section13.0直接内存访问控制器。
3.3
PHY注册寄存器提供体育模块的配置和控制,以及对其运行状态信息。PHY寄存器都是16位宽。总共有32个PHY地址;但是,只有9位置实现。写入未实现的位置将被忽略,任何试图读这些位置将返回0。所有预留位置都应该写为0;其内容时应忽略阅读。不同于乙,MAC和信息产业部控制寄存器,或缓冲存储器,PHY寄存器是不能直接访问通过SPI接口的控制。相反,访问是通过一组特殊的MAC控制寄存器实现媒体独立接口管理(MIIM)。这些被称为MII寄存器控制寄存器。的寄存器控制PHY寄存器访问寄存器3 - 3和3 - 4所示。
3.3.1
阅读PHY寄存器读体育注册时,整个16位。从PHY寄存器读:
1．写的地址PHY寄存器读取到MIREGADR登记。
2．设置MICMD。MIIRD。读操作开始和MISTAT。忙一点。
3．等待10.24mu;s。调查MISTAT。忙一点,操作完成。虽然忙碌,但主机控制器不应该开始任何MIISCAN操作或写MIWRH登记。MAC取得注册内容时,忙将清楚自己。
4.清除MICMD。MIIRD。
5．从MIRDL和MIRDH读取所需的数据寄存器。访问这些字节的顺序不重要。
3.3.2
写作PHY寄存器PHY寄存器写入时,整个16位写一次;选择性写道没有实现。如果有必要重组只选择寄存器中的位,控制器必须首先阅读PHY登记,修改结果数据然后写回PHY寄存器的数据。
写PHY注册:1。写的地址PHY写进MIREGADR注册登记。2。写的低8位数据写入MIWRL登记。3所示。写的上8位数据写入MIWRH登记。自动写入这个寄存器开始MIIM事务,所以它必须写入MIWRL之后。MISTAT。忙一点就集。PHY寄存器将书面MIIM操作完成后,将10.24mu;s。写操作完成时,忙将清楚自己。主机控制器不应该启动任何MIISCAN或MIIRD操作而忙碌。3.3.3扫描PHY注册MAC可以配置为执行自动连续PHY寄存器读取操作。这可以显著降低主机控制器复杂性时所需的周期状态信息更新。执行扫描操作:1。写的地址PHY寄存器读取到MIREGADR登记。2。设置MICMD。MIISCAN。扫描操作开始和MISTAT。忙一点。10.24mu;s后第一个读操作将完成。随后的读取将在同一时间间隔,直到操作完成取消了。MISTAT。NVALID钻头可能调查确定当第一个读操作完成。设置MIISCAN钻头后,MIRDL和MIRDH寄存器每10.24mu;s将自动更新。没有状态信息可用于确定当MIRD寄存器更新。因为主机控制器只能读一个通过SPI MII注册一次,它不能假定值MIRDL和MIRDH在完全相同的时间从PHY读取。当MIISCAN操作正在进行中,主机控制器不能尝试写MIWRH或启动一个MIIRD操作。MIISCAN操作可以通过清除MICMD被取消。MIISCAN然后轮询MISTAT。忙一点。新操作后可能开始忙着清除。
3.3.3
MAC可以配置为执行自动连续PHY寄存器读取操作。这可以显著降低主机控制器复杂性时所需的周期状态信息更新。执行扫描操作:1。写的地址PHY寄存器读取到MIREGADR登记。2。设置MICMD。MIISCAN。扫描操作开始和MISTAT。忙一点。10.24mu;s后第一个读操作将完成。随后的读取将在同一时间间隔,直到操作完成取消了。MISTAT。NVALID钻头可能调查确定当第一个读操作完成。设置MIISCAN钻头后,MIRDL和MIRDH寄存器每10.24mu;s将自动更新。没有状态信息可用于确定当MIRD寄存器更新。因为主机控制器只能读一个通过SPI MII注册一次,它不能假定值MIRDL和MIRDH在完全相同的时间从PHY读取。当MIISCAN操作正在进行中,主机控制器不能尝试写MIWRH或启动一个MIIRD操作。MIISCAN操作可以通过清除MICMD被取消。MIISCAN然后轮询MISTAT。忙一点。新操作后可能开始忙着清除。
3.3.4
PHSTAT1和PHSTAT2寄存器包含只读的位显示的当前状态PHY模块操作,特别的条件通信链路
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